的过程，开发环境为Vivado 2016.2。Zedboard是通过权电阻网络来搭建的DAC电路，

　　程序中就是通过计数器来模拟产生行、场同步信号。这里主要介绍下Vivado的开发流程。Vivado下新建工程，选择开发板Zedboard，如图：

　　将修改好的工程代码都加进来，这里通过clock Wizard重新生成所需要的时钟，方法和quartus大同小异，移植好的工程如图:

　　然后执行Run Synthesis、Run ImplementaTIon和Generate Bitstream就可以生成.Bit文件下载到FPGA里了。这里我又想用下在线逻辑分析仪的功能，那么首先需要在代码里对需要查看波形的信号前加(* mark_debug=ture *)，就算该信号在工程中没有连接，也不会别编译器优化掉。如图：

　　我们将要在逻辑分析仪中观察VGA的红、绿、蓝信号。选择Set Up Debug，将感兴趣的信号加进来。